現(xiàn)代電子系統(tǒng)需要全面的先進設計。對所有應用來說，成本和性能的最優(yōu)化很重要，而電源傳輸和噪聲耦合問題也仍然是關注的焦點。隨著抖動預算空間越來越小，高級混合信號時鐘IC成了這些設計問題首先關注的對象。讓我們來看看電源噪聲的主要來源，為什么一些時序電路對電源噪聲敏感，以及如何使噪聲對抖動敏感型應用系統(tǒng)的影響最小化。
電源噪聲引起抖動
時序信號依賴于精確的時鐘沿。當時鐘沿偏離其理想時間位置時，這個偏差稱為抖動。每個應用都有一個可容忍的抖動最大值，隨著時鐘速率越高，抖動就要越小越嚴格。高速應用，如光傳輸網(wǎng)絡（OTN）、10千兆以太網(wǎng)、光纖通道和3G HD SDI，時鐘周期一般可低至100ps。部分應用僅能容忍10-20ps的時鐘抖動，否則將影響系統(tǒng)性能和位誤碼率。較差的時鐘和振蕩器IC不能提供片上電源噪聲抑制功能，很容易耦合和放大噪聲，產生幾十ps的抖動，降低系統(tǒng)性能。這時，系統(tǒng)設計者不得不查找噪聲源，使它產生的影響最小化，這樣就增加了設計時間、元件成本和供電系統(tǒng)設計的復雜性。
噪聲源
如果電源噪聲是設計中的關鍵問題，那么有多種來源可以調查。一種是由開關電源引起的紋波。開關電源通過電感傳輸電源能量到負載。100kHz-1MHz速率的連續(xù)充放電會產生類似鋸齒波的紋波。
紋波的大小取決于幾個因素。例如，減少負載電容的等效電阻（ESR），降低了電容器的寄生I-R壓降，減少它對紋波的影響；增加開關頻率，縮短了充放電周期。更復雜的技術包括多相位控制，進一步降低充放電周期。雖然這些技術本身是可行的，但會導致成本、電路板空間和設計復雜性的增加。實踐中，控制輸入波紋小于20mVp-p是主要的挑戰(zhàn)，特別在高功率系統(tǒng)中。通常在一些網(wǎng)絡和計算應用中紋波可達到100mVp-p。
電源噪聲也能夠由鄰近的IC引起。當較大的數(shù)字和模擬器件打開和關閉時、驅動較大輸出負載或開關較多輸出時，它們在電源線上產生擾動，紋波通過電源層并耦合到鄰近子系統(tǒng)和IC上。例如，F(xiàn)PGA中的同步開關噪聲是普遍遇到的挑戰(zhàn)，數(shù)百個輸出緩沖區(qū)驅動大量電容性負載。如果同步開關是關鍵，那么在較大的IO組上使用差分輸出緩沖區(qū)、增加電源去耦以及在IC間進行有效的電源層隔離是必要的技術。這些做法能夠幫助減少噪聲，但是成本、功能和設計約束條件可能限制設計人員無法使用這些技術。
不幸的是，這些要求最佳抖動性能的系統(tǒng)往往包含了大量的電源噪聲。最好的方法是選擇具有大范圍噪聲抑制功能的器件。
電源噪聲對時序設備的影響
雖然電源噪聲可以降低，但減小到零是幾乎不可能的。了解噪聲對系統(tǒng)的影響對于決定減少電源噪聲的設計等級來說很重要。對于時鐘電路，電源噪聲產生額外的抖動，這能通過多個途徑發(fā)生。
傳統(tǒng)的XO非常簡單，包括一個驅動晶體的反相放大器。由于低抖動XO太簡單，導致供應商往往忽視了對電源噪聲抑制的需求。在許多情況下，放大器的設計、測試與評估，僅在低噪音環(huán)境下進行。對于模擬電路，敏感節(jié)點很容易耦合噪聲。噪聲將以毛刺的形式轉化成輸出抖動，改變了基本的振蕩頻率。放大器的靈敏度越高，在給定的噪聲環(huán)境下毛刺幅度越大。
VCXO存在另一個問題。通常情況下，平行于晶體的變容二極管被用于提升晶體頻率。但變容二極管可導致產生從電源直接到振蕩器的輸入的電容耦合通路。在最高增益點，即使最輕微的耦合也能影響抖動。
另一個基本的時鐘電路是鎖相環(huán)（PLL）電路。鎖相環(huán)之所以重要是因為它們被用于生成頻率、清除抖動或同步系統(tǒng)。傳統(tǒng)的模擬PLL包括鑒相器、環(huán)路濾波器、VCO、輸出驅動器和反饋分頻器。PLL是一個反饋系統(tǒng)，需要高增益電路。例如，VCO增益通常很高，提供一個較寬的捕獲范圍和確保在所有條件下都可鎖定，這不可避免地增加了對外部噪聲的敏感度。在許多情況下，少量的電源紋波就能耦合進入最敏感的節(jié)點，被放大后產生非常高的抖動輸出。基于不同的架構，環(huán)路濾波器也可能成為一個敏感節(jié)點。
電源噪聲由確定的信號控制，表現(xiàn)為時鐘IC和系統(tǒng)輸出線上的毛刺。使用頻譜分析儀是一個檢查VDD噪音的好方法。例如，如果電源開關是300kHz，XO輸出是156.25MHz，將有可能在300kHz間隔的156.55MHz和155.95MHz頻點上觀察到毛刺。
噪聲抑制的創(chuàng)新解決方案
雖然有一些處理電源噪聲的系統(tǒng)解決方案，但是最好的方法是使用抗外部噪聲干擾的時鐘器件。新型時鐘器件采用邊緣切割技術提供超低抖動特性，使電源噪聲影響最小化。
例如，Silicon Labs的DSPLL®技術（基于專利技術的數(shù)字控制算法）不僅提供所有傳統(tǒng)模擬PLL的功能而且也提供精確的數(shù)字控制。使用包括數(shù)字低噪聲可變頻率振蕩器的數(shù)字電路代替模擬VCO可降低對模擬影響的靈敏度。而且，片上低噪聲增強了對電源噪聲的隔離。其結果產生了能夠適用于非常嘈雜環(huán)境下的低抖動技術。
圖1. Silicon Labs公司具有片上電源穩(wěn)壓器和濾波功能的基于DSPLL可編程XO
一個簡單的基于DSPLL的XO和傳統(tǒng)的XO技術對比顯示了在低抖動器件上使用全數(shù)字技術和片上電源穩(wěn)壓器的優(yōu)勢。圖2顯示當100mVp-p正弦波噪聲進入XO電源時，輸出時鐘抖動的增加值。改變噪聲從100kHz到10MHz，并測量增加的RMS抖動，顯示即使在沒有片上電源穩(wěn)壓器和電源濾波的高性能XO上，開關噪聲也能夠顯著的降低抖動特性。與此相反，即使在顯著板級噪聲存在的環(huán)境中，基于DSPLL的時鐘器件也保持了穩(wěn)定的低抖動特性。
圖2. 基于DSPLL的XO比傳統(tǒng)XO的抖動低3-10倍
結論
在對抖動敏感的應用中，電源噪聲敏感增加了設計復雜性，減少了功能設計冗余度。采用對外部噪聲免疫的先進技術是避免問題發(fā)生的有效方法�；贒SPLL的XO與傳統(tǒng)XO相比，可獲得超過10倍的電源抑制比（PSRR），最終系統(tǒng)設計人員即使在噪聲條件下也能夠使用基于DSPLL的XO、VCXO和時鐘器件。這種方法節(jié)省了設計時間、降低了設計復雜度，減少了過多的額外電源去耦。 |
