電磁干擾是現(xiàn)代電路工業(yè)面對的一個主要問題。為了抑制電磁干擾, 下文列出了電路板投入生產(chǎn)前需要檢查的一些細節(jié)。這些內(nèi)容只是指導(dǎo)原則，并非必須嚴格遵守的規(guī)則。這個列表是依據(jù)我們積累的大量現(xiàn)場經(jīng)驗和參考資料制定的, 如需了解更多資料, 請參考列在本文最后的參考資料。
抑制噪聲源
采用符合系統(tǒng)要求的最低頻率和最慢上升時間的時鐘。
如果時鐘引至板外，應(yīng)將時鐘電路放在靠近接插件的位置。否則，將時鐘電路放在電路板中心。
直接將晶體外殼安裝在板上，并將其接地。
讓時鐘信號環(huán)路的面積盡量接近于零。
將 I/O 驅(qū)動器放在靠近將其引出電路板的地方。
過濾進入電路板的所有信號。
過濾從高噪聲環(huán)境引出的所有信號。
在雙組和四組封裝中端接未使用的運放, 方法是將正輸入接地，并將負輸入與輸出相連。
給繼電器線圈加上某種浪涌抑制。
采用 45 度角走線轉(zhuǎn)向，而不是90 度角的走線轉(zhuǎn)向，以減少輻射。
減少噪聲耦合
根據(jù)頻率和換流級別，將印刷電路板上的電路隔離開來。
要針對最短的時鐘走線放置芯片。
高速邏輯只用于特定功能。
將 I/O 芯片放置在電路板邊緣和接近接插件的位置。
如果經(jīng)濟允許，采用多層板以盡量降低電源和接地電感。
在單面和雙面板上采用單點電源和地線布局。
采用寬的電源和地線走線。
將時鐘線、總線和片選信號與I/O 線纜和接插件隔離。
使數(shù)字信號線，特別是時鐘，盡量遠離模擬輸入和參考電壓引腳。
使用混合信號數(shù)據(jù)轉(zhuǎn)換器時，數(shù)字和模擬線路不能交叉。雙方距離要遠。
隔離高噪聲和無噪聲導(dǎo)線。
使時鐘信號走線垂直于 I/O 信號。
讓時鐘電路及導(dǎo)線遠離 I/O 線纜。
盡量縮短敏感導(dǎo)線的長度。
處理關(guān)鍵線路時, 采用粗的走線，并在線路兩旁放置地線，以建立保護帶。
敏感線路不要與大電流、快速切換的信號并行走線。
盡量縮短解耦電容上的導(dǎo)線長度。
高速線路應(yīng)該短而直。
盡量減少時鐘和其它周期信號的線路長度。
避免在晶振或其它對噪聲敏感的關(guān)鍵電路下走線。
對所有進入包含敏感電路的封閉區(qū)的導(dǎo)線進行濾波。
當(dāng)?shù)碗娖叫盘枌?dǎo)線與高噪聲導(dǎo)線在同一個接插件上時(例如帶狀電纜)，應(yīng)將其隔離，并放置地線于其間。
避免低電平、低頻率線路中的接地環(huán)路。
將高噪聲導(dǎo)線擰在一起，以消除互耦。
使用集成電路上的所有電源和接地引腳。
減少噪音接收
盡量避免信號環(huán)路，如果無法避免，則盡量降低環(huán)路面積。
使用高頻、低電感的瓷片或多層陶瓷電容器作為集成電路解耦電容。
在系統(tǒng)中的每個集成電路旁放置解耦電容。
用大容量鉭電解電容或金屬聚碳酸酯解耦電容，對各個集成電路解耦電容充電。
用小容量高頻電容旁路所有電解電容。
如有需要，串連磁珠以加強解耦。
隔離信號、噪聲以及硬件的電源和地。
如果可能，采用頻率可選的濾波器。
使用穿心電容時，將外部金屬箔接地。
將所有未用的輸入連接到電源或地，或?qū)⑺鼈兣渲脼檩敵觥?
旁路所有模擬參考電壓。
采用串聯(lián)端接以減少傳輸反射。
高性能的模擬和混合信號集成電路不要使用插座。 |
