一種好的疊層結(jié)構(gòu)就能夠起到對印制電路板特性阻抗的控制，其走線可形成易控制和可預(yù)測的傳輸線結(jié)構(gòu)叫做阻抗板。
一、印制電路板阻抗特性：
據(jù)信號的傳輸理論，信號是時間、距離變量的函數(shù)，因此信號在連線上的每一部分都有可能變化。因此確定連線的交流阻抗，即電壓的變化和電流的變化之比為傳輸線的特性阻抗（Characteristic Impedance）：傳輸線的特性阻抗只與信號連線本身的特性相關(guān)。在實際電路中，導(dǎo)線本身電阻值小于系統(tǒng)的分布阻抗，猶其是高頻電路中，特性阻抗主要取決于連線的單位分布電容和單位分布電感帶來的分布阻抗。理想傳輸線的特性阻抗只取決于連線的單位分布電容和單位分布電感。
二、印制電路板特性阻抗的計算：
信號的上升沿時間和信號傳輸?shù)浇邮斩怂钑r間的比例關(guān)系，決定了信號連線是否被看作是傳輸線。具體的比例關(guān)系由下面的公式可以說明：如果PCB板上導(dǎo)線連線長度大于l/b就可以將信號之間的連接導(dǎo)線看作是傳輸線。由信號等效阻抗計算公式可知，傳輸線的阻抗可以用下面的公式表示：在高頻（幾十兆赫到幾百兆赫）情況下滿足wL>>R（當(dāng)然在信號頻率大于109Hz的范圍內(nèi)，則考慮到信號的集膚效應(yīng)，需要仔細(xì)地研究這種關(guān)系）。那么對于確定的傳輸線而言，其特性阻抗為一個常數(shù)。信號的反射現(xiàn)象就是因為信號的驅(qū)動端和傳輸線的特性阻抗以及接收端的阻抗不一致所造成的。對于CMOS電路而言，信號的驅(qū)動端的輸出阻抗比較小，為幾十歐。而接收端的輸入阻抗就比較大。
三、印制電路板特性阻抗控制：
印制電路板上導(dǎo)線的特性阻抗是電路設(shè)計的一個重要指標(biāo)，特別是在高頻電路的PCB設(shè)計中，必須考慮導(dǎo)線的特性阻抗和器件或信號所要求的特性阻抗是否一致，是否匹配。因此，在PCB設(shè)計的可靠性設(shè)計中有兩個概念是必須注意的。
四 、印制電路板阻抗控制：
線路板中的導(dǎo)體中會有各種信號傳遞，當(dāng)為提高其傳輸速率而必須提高其頻率，線路本身若因蝕刻、疊層厚度、導(dǎo)線寬度等因素不同，將會造成阻抗值得變化，使其信號失真。故在高速線路板上的導(dǎo)體，其阻抗值應(yīng)控制在某一范圍之內(nèi)，稱為“阻抗控制”。影響PCB走線的阻抗的因素主要有銅線的寬度、銅線的厚度、介質(zhì)的介電常數(shù)、介質(zhì)的厚度、焊盤的厚度、地線的路徑、走線周邊的走線等。所以在設(shè)計PCB時一定要對板上走線的阻抗進(jìn)行控制，才能盡可能避免信號的反射以及其他電磁干擾和信號完整性問題，保證PCB板的實際使用的穩(wěn)定性。PCB板上微帶線和帶狀線阻抗的計算方法可參照相應(yīng)的經(jīng)驗公式。
五、印制電路板阻抗匹配：
在線路板中，若有信號傳送時，希望由電源的發(fā)出端起，在能量損失最小的情形下，能順利的傳送到接受端，而且接受端將其完全吸收而不作任何反射。要達(dá)到這種傳輸，線路中的阻抗必須和發(fā)出端內(nèi)部的阻抗相等才行稱為“阻抗匹配”。在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值與走線方式有絕對的關(guān)系。例如，是走在表面層（Microstrip）還是內(nèi)層（Stripline/Double Stripline）、與參考的電源層或地層的距離、走線寬度、PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說，要在布線后才能確定阻抗值，同時不同PCB生產(chǎn)廠家生產(chǎn)出來的特性阻抗也有微小的差別。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些端接（Temninators），如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。 |
