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解決9個常見的DC-DC降壓轉換器問題
文章來源:永阜康科技 更新時間:2024/8/12 10:26:00
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如何對一些不能始終按計劃工作的電子系統(tǒng)的主要部件進行故障排除:開關模式、低壓、DC-DC、單相、非隔離、基本降壓轉換器電路。

轉換器故障排除的一般規(guī)則

在進行故障排除時,考慮變量并減少可能的故障原因非常重要。

以下是一些指導原則:

你必須可靠地讓系統(tǒng)失效才能解決問題。一個可以自行消失的問題又會自行出現(xiàn)。

每次只改變一件事并觀察其效果。

如果電路停止工作,請問“發(fā)生了什么變化?”是否有與故障同時發(fā)生的事件?

查看故障是否隨轉換板、芯片或負載而移動。

牢記這些指導原則,以下是在設計 DC-DC 降壓轉換器時可能遇到的九個常見問題以及一些可能的原因。

10× 探頭測量輸出電壓。圖片由 Eric Bogatin 提供

問題 1:紋波太大

如果您看到 太多紋波,則電感可能太低 - 較高的值會產生較低的紋波,但瞬態(tài)響應會較慢。

此外,請記住,較大的電感器紋波電流意味著更高的峰值電流和更大的電感器飽和可能性,尤其是在高溫下 - 并且會給您的 FET 帶來更大的壓力。

其他問題可能是C out太低(存儲空間不足以支撐輸出)或C out ESR(等效串聯(lián)電阻)太高(導致C out中的 IR 下降)。

低開關頻率將引起更多的紋波。

使用 10× 探頭測量噪聲。Eric Bogatin 的屏幕截圖來自“如何測量開關電源 (SMPS) 中的噪聲”

問題#2:無法啟動

首先,問問自己:“啟用”引腳是否正確驅動(或上拉)?電源良好輸出也是如此。

啟動失敗可能是因為過大的負載電容(例如 FPGA)起到短路的作用并觸發(fā)電流限制。有些芯片具有消隱和軟啟動功能來克服這個問題。

為了避免誤報,請將電流限制點設置得盡可能高,并與 FPGA 工程師協(xié)商在系統(tǒng)級優(yōu)化電容。

確保V輸入沒有下垂,并且 UV 鎖定沒有由于輸入下降而激活。

問題 #3:關閉時輸出端有電壓

如果您的電路確實關閉,但輸出端有電壓,則電壓通常來自另一個電源電路。檢查通向其他活動軌道的不明顯路徑。

問題#4:監(jiān)管不力

對于遠程V out感測,電源路徑歐姆壓降可能導致調節(jié)不良,這可能是由于一條軌道(單個電源轉換器輸出線)分配給電路板上的太多負載。這就是為什么有時避免使用多軌轉換器 IC(“PMIC”),而傾向于在其負載旁邊使用多個轉換器。

如果您的電壓檢測引腳有噪聲,請保持此引腳的布局整潔,并確保與檢測信號相關的任何電阻器都放置在控制器附近。

另一種解釋是,您的參考電壓在濾波不足時可能不穩(wěn)定。

問題 5:瞬態(tài)響應緩慢

這里的主要問題是輸出電容太大或電感太大。

另一個問題可能是環(huán)路補償不良。如果沒有合適的設備,很難完全表征環(huán)路特性。但即使您沒有網絡分析儀,也可以使用階躍負載并觀察瞬態(tài)振鈴——它會以低成本告訴您很多信息。

此外,在開發(fā)過程中,如果設計負載發(fā)生變化,補償通常也必須改變。例如,您是否在使用工廠評估模塊,其負載僅為其設計負載的一半?您就會發(fā)現(xiàn)問題所在。

問題#6:不穩(wěn)定

C out ESR 可能導致不穩(wěn)定,因為它會在環(huán)路響應中引入零點,從而使增益曲線停止下降并開始橫向移動,從而侵蝕或消除增益裕度。如果零點頻率足夠低,則在相位達到 180° 之前增益不會超過零點。

較便宜的轉換芯片可以進行內部補償以節(jié)省外部部件,但請確保您的C out滿足和C out ESR 范圍,在此范圍內它們才能保持穩(wěn)定。

不穩(wěn)定的其他解釋可能包括電壓感測不良、求和節(jié)點布局或噪聲。

確保使用設計軟件生成波特圖,并檢查相位和增益裕度,包括過熱情況。

問題7:效率低下

自舉電容需要足夠大才能為高端 FET 柵極提供電荷,否則,F(xiàn)ET 可能無法完全開啟,然后會耗電。與升壓引腳串聯(lián)的電阻可用于調整開啟以控制振鈴。

測量電源電路效率(尤其是 90% 以上)并非易事,因為它需要測量電流,并且是兩個功率量的比率。希望您已經通過電子表格工具確定了每個組件對損耗的貢獻,這通常會告訴您 MOSFET 和電感器電阻(DCR 或直流電阻)是浪費熱量的主要因素。

降壓開關穩(wěn)壓器的效率與頻率的關系圖。該圖取自Linear Tech/Analog Devices的 LT8610 數(shù)據(jù)表。

問題#8:低溫

請記住,低溫下電解電容的 ESR 會上升,而電容會下降。

問題 #9:PMBus 問題

在共享數(shù)據(jù)通信總線上,確保當您未注意時另一個節(jié)點不會間歇性地發(fā)出顫動聲。

另外,確保您使用的上拉電阻足夠強:47 kΩ 上拉電阻(如 FPGA 中的上拉電阻)遠不如 10 kΩ 上拉電阻好。

 
 
 
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